发布日期：2026-05-31 12:41 点击次数：165
文/不雅察者网 吕栋
“韬定律”火到了中国台湾。
5月28日，CEO在中国台湾台北的一场宴请供应链伙伴的晚宴后采纳媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”本领的成见时，黄仁勋给出了一个颇为跟蜻蜓点水的评价：“这对华为来说是迫害，但对台积电并不是恐吓。”
他以为台积电使用芯片堆叠和3D封装本领依然快10年，台积电的本领特殊先进，“使用这种本领，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，以至增多3到4倍，这是一种特殊好的本领，但台积电和台湾领有这项本领依然10年。”
这一评价听起来公允，实则树立在一个根人性的污蔑之上。黄仁勋把华为的逻辑折叠当成了台积电莳植了近十年的3D封装本领的同类物。他想说的是“你们作念的那些东西，台积电十年前就依然作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。
台媒截图
先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢本领，它将底本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关键旅途走线长度裁减50%到80%，大幅诽谤了信号传播的RC负载。
但这听起来似乎便是“把芯片堆起来”？事实远非如斯。
两者的中枢区别在于一个特殊本体的层面：2.5D/3D封装的中枢是连气儿依然成型的落寞裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在打算图纸阶段就从根柢上裁减了信号的物理传输距离。逻辑折叠调动的是“信号自己要走多远”，而2.5D/3D封装调动的只是“不同芯片之间靠多近”。
这意味着什么？意味着逻辑折叠本体上是芯片打算层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联本领。二者处于总共不同的本领概括层级，不休的是不同维度的问题。
打个譬如就更好意会了。传统的2.5D封装就像把两个落寞的房间搬到归并层楼，中间修一条走廊（硅中介层）让它们不错彼此来往。3D封装更进一步，就像把两栋落寞的楼叠起来，中间装几部电梯（TSV硅通孔），便捷楼上楼下串门。
但无论若何作念，HBM和GPU本体上仍然是两栋落寞的楼、两个物理上总共分离的芯片。
而逻辑折叠呢？它是在打算一栋大楼里面的房间布局时，就把底本应该放在东西两头且需要往往通讯的两个房间，平直一个放在一楼、一个放在它的正上方，中间不必走廊、不必电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“打算理念”的区别，不是“施工步地”的区别。
北京大学集成电路学院的一篇著作把这个区别讲得更透顶。著作提议了“真3D”与“赝3D”的范式区分：赝3D以通盘模块为最小单元被分到某一派die，模块里面的通盘循序单元势必位于归并派die；真3D则赈济模块内开脱区分，亚洲熟女一区二区三区归并模块内的循序单元不错被分散到不同die，打算空间更大。在优化空间上，赝3D在每片die上各自进行优化，无数复用传统2D芯片的EDA器用，不允许跨die逻辑变换、挪动等操作；真3D则将多die构建的全体空间动作打算空间，各打算阶段均在竣工的三维打算空间中进行搜索和寻优，不为止跨die逻辑变换、挪动等操作。
逻辑折叠把物理竣事的最小单元从“die”鼓吹到了“循序单元在三维空间中的位置”。这才是简直的底层范式曲折。台积电的CoWoS、SoIC等先进封装本领天然优秀，但它们的责任对象是多颗落寞制造的die；逻辑折叠的责任对象是归并颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在打算积木神气时就酌量如何让它我方站得更稳”。
这少许黄仁勋似乎并莫得注意到。他把逻辑折叠归类为“芯片堆叠和3D封装本领”，说他“台积电十年前就有了”，这个判断自己就把华为的本领和台积电的代工智力拉到了归并个赛谈上进行比较，然后说“敌手跑得没我快”。
可问题在于，这根柢不是归并条赛谈。
再看另一个层面的互异：先进封装的性能上风，必须与先进制程深度绑定才能总共证实。举例台积电的CoWoS封装便是与N2 2nm制程配套打算的，两者缺一王人会导致收益大幅缩水。而华为逻辑折叠的中枢迫害赶巧在于，在总共不大幅调动现存制程节点的前提下，仅通过打算层面的创新，最好看的2026中文在线观看就竣事了单代55%的晶体管密度拔擢。这一越过，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时精真金不怕火3年。
华为麒麟2026芯片便是最佳的证明。比拟麒麟9030 Pro，麒麟2026的晶体管密度大幅拔擢了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺捏平，接近初代台积电3nm。同期，SoC性能核能效拔擢41%，最高主频拔擢近13%。这些数字不是靠减弱线宽、更换制程得来的，而是在打算端硬生生“挤”出来的。
更进军的是，这只是是运转。何庭波在演宣战论文中给出了了了的阶梯图：从2026年到2031年，沿着韬定律旅途，晶体管密度将捏续拔擢，瞻望2031年将迫害400MTr/mm²，CPU大核频率将迫害5GHz。
到当时，基于韬定律的高端芯片晶体管密度主张，将达到1.4纳米芯片制程的同等水平。也便是说，一条不依赖EUV、不依赖几何缩微的本贯通径，不错在5年内追平刻下早先进制程的性能水平。台积电是不是领先10年？若是看的是“打算理念”这条新赛谈，谜底就怕并不那么服气。
天然，这条路并不好走。韬定律要简直落地，需要的远不啻芯片打算厂商一家的长途。何庭波在论文中说得特殊直露：“无数灵通问题，无单一组织可落寞不休——器用链、循序、基准、器件物理、经济模子均需跨界合作。”
逻辑折叠暗示
其中最难啃的骨头便是EDA器用链。传统的2D打算经由乃至现行的“赝3D”打算经由，已不及以承载逻辑折叠的后劲。要简直竣事逻辑折叠，物理打算必须在竣工的三维空间中搜索，模块内区分、跨die互连与垂直热旅途优化要在归并个优化框架下协同求解。
好音问是，北京大学集成电路学院依然在这方面得回了关键进展。该学院构建了面向逻辑折叠的“真3D”物理竣事EDA器用原型，粉饰布局计较和布局两个阶段，并通过GPU加快赈济千万级实例规模。比拟刻下最具代表性的赝3D打算经由，该器用得回了平均约30%的线长缩减和光显的时序改善，在热感知方面启用联接优化后峰值温度平均下落3%以上。
韬定律的想想内核，本体上是一场从“几何想维”到“系统想维”的范式转换。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把通盘东谈主拉到归并个账本前，全部用时辰单元来算账。工艺内行省下的5皮秒，和架构师、软件内行省下的5皮秒，在总账本里的权重一模相同。昔日作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，各人讲话欠亨。当今τ定律强行买通了这些层级之间的壁垒。
这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更时常的解析偏差：在摩尔定律的旧范式下浸润了太久，许多东谈主依然民风了用“几何尺寸”“封装神气”来评判一切。但韬定律给出的谜底是，换一把尺子。
当几何尺寸的红利走到终点，最初进制程的老本飙升到难以承受，华为提议的是一条用“系统工程的整合智力”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图越过台积电，而是致力于于于“换谈超车”。
黄仁勋说“台积电领先10年”，没错，若是只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项打算理念层面的校正。把两件处于总共不同概括层级的本领放在沿路比较，然后断言谁领先谁10年，这自己便是一个界限失实。能够说得更平直少许：黄仁勋就怕并莫得细致读何庭波的那篇论文。
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